حامد مسن کاظمینی - 77181806  دانشگاه صنعتي شريف دانشکده مهندسي برق پايان نامه کارشناسي بررسي آزمايشگاهي و ساخت PLL مرتبه صفر حامد حسن کاظميني استاد پروژه: دکتر محمد حائري پاييز 1382 چکيده هدف از بررسي و ساخت PLL مرتبه صفر1، طراحي مداري با کارآيي و عملکرد اصلاح شده است. با توجه به استفاده بسيار از PLL در انواع مختلف مدارهاي الکترونيکي مخابراتي، تصحيح عملکرد آن مورد توجه بسياري از مهندسين الکترونيک قرار گرفته است . PLL کلاسيک از ديدگاه کنترل ، سيستمي تک حلقه با قطبي در مبدا يا به عبارتي ديگر از نوع يک است. به دليل وجود يک قطب در مبدا پاسخ خروجي آن به تغييرات پله اي فرکانس سيگنال ورودي بدون خطا خواهد بود. ولي در مواقعي که فرکانس سيگنال ورودي به صورت شيب يا سهمي و يا به طور کلي وروديهايي از درجه بالاتر تغيير کند با خطاي ثابت يا بينهايت پاسخ خواهد داد. براي داشتن سيستمي که به تمام انواع تغييرات سيگنال ورودي بدون خطا پاسخ دهد بايد نوع سيستم را تا بينهايت بالا برد که عملا به دليل پيچيدگي افزاينده مدار و مشکل حفظ پايداري، غير ممکن است. از اين ديدگاه، PLL مرتبه صفر که توسط آقاي Novica A. Losic پيشنهاد شده است داراي اين ويژگي است. اشکال اين طراحي عدم در نظر گرفتن خاصيت غير خطي بودن عناصر تشکيل دهنده سيستم و همچنين خواص ديناميکي آنها مي باشند. از اين رو مداري پيشنهاد مي گردد که اثرات غيرخطي و ديناميک نا خواسته را بسيار کاهش مي دهد. در مدار PLL مرتبه صفر اصلاح شده2 با اضافه شدن يک مسير فيدبک به مدار PLL مرتبه صفر، خواص غير خطي و ديناميکي بسيار کاهش يافته اند. سپاسگذاري در اينجا لازم می دانم از زحمات و راهنمائيهاي استاد گرانقدر جناب آقاي دکتر محمد حائري قدرداني و سپاس لازم را به عمل آورم. همچنين از جناب آقاي دکتر محمد حسين علوي به منظور در اختيار قرار دادن اسيلوسکوپ ديجيتال و نيز راهنماييهاي بسيار ارزشمند ايشان تشکر مي نمايم. حامد حسن کاظميني - پاييز 82 فهرست مطالب 1 PLL کلاسيک 1 1،1 مباني عملکرد PLL 1 1،2 انواع PLL 5 2 PLL ديجيتال کلاسيک (DPLL) 7 2،1 بلوکهاي سازنده DPLL 7 2،2 عملکرد PLL در وضعيت قفل و فيلترهاي مورد استفاده 12 2،3 مرتبه سيستم PLL 19 2،4 آشکارساز فاز 19 2،5 عملکرد ديناميکي DPLL 31 2،6 طراحي DPLL 39 3 PLL مرتبه صفر 47 3،1 رفتار ديناميکي DPLL 48 3،2 درجه سيستم DPLL و تصحيح خطاي ماندگار 49 3،3 PLL مرتبه صفر 50 4 PLL مرتبه صفر تغيير يافته 54 4،1 هدف طراحي سيستم مرتبه صفر تغيير يافته 55 4،2 PLL مرتبه صفر تغيير يافته 55 5 اندازه گيری پارامترهاي سيستم و نتایج تجربی بدست آمده 55 5،1 اندازه گيري فرکانس مرکزي ، کمترين و بيشترين فرکانس VCO 59 5،2 اندازه گيري بهره VCO 59 5،3 اندازه گيري بهره آشکارساز فاز 60 5،4 اندازه گيري فرکانس طبيعي و ضريب ميرايي 60 6 طراحي سيستم DPLL مرتبه صفر 61 6،1 اجزا آي سي HEF4046BP 62 6،2 طراحي 65 6،3 استخراج مشخصات آي سي HEF4046BP 67 6،4 نتایج عملی......................................................................................................................................77 برگه اطلاعات آي سي HEF4046 مراجع 1 PLL کلاسيک 1،1 مباني عملکرد PLL PLL در تمامي مدارات الکترونيکي نقش کليدي دارد. با وجود PLL مي توان نقطه شروع و پايان تصوير را در تلويزيون ثابت نگاه داشت. در تلويزيونهاي رنگي به PLL ديگري نياز است تا رنگهاي تصوير حفظ شوند و به عنوان مثال رنگ آبي به سبز متمايل نشود. در تمام سيستمهاي مخابراتي بدون وجود PLL کيفيت سيگنال دمدوله شده کاملا تصادفي بوده و بسته به نوع روش مدولاسيون در فرستنده، سيگنال شامل اطلاعات دچار تضعيف و يا اغتشاش3 خواهد شد. PLL مداري است که باعث مي شود خروجی يک سيستم، خروجی سيستم ديگري را دنبال نمايد. به عبارت دقيقتر PLL مداري است که که سيگنال خروجي را که توسط يک نوسان ساز4 ايجاد شده با سيگنال ورودي يا سيگنال مرجع5 يکسان مي سازد. در حالت يکسان سازي6 يا حالت قفل7، خطاي فاز ميان خروجي نوسان ساز و سيگنال مرجع صفر يا بسيار کوچک است. اگر خطاي فاز افزايش يابد يک مکانيسم کنترلي به گونه اي روي نوسان ساز عمل مي کند که خطا تا کمترين حد کاهش يابد. در اين مکانيسم کنترلي فاز سيگنال خروجي روي فاز سيگنال مرجع قفل مي شود که به همين دليل حلقه قفل فاز8 خوانده شده است. اساس کار PLL توسط مثالي از PLL خطي يا LPLL توضيح داده شده است. يک PLL متشکل از بخشهاي زير مي باشد (شکل 1-1). 1. يک نوسان ساز کنترل شونده با ولتاژ (VCO) 2. يک آشکارساز فاز (PD) 3. يک فيلتر پايين گذر (LPF) در برخي از PLL ها به جاي VCO از 9CCO استفاده مي شود که در اين حالت خروجي آشکارساز فاز يک منبع جريان کنترل شده است با اين وجود عملکرد آنها کاملا يکسان است. (الف) (ب) (پ) شکل ‏1-1. (الف) دياگرام بلوکي PLL. (ب) رابطه بین ورودی و خروجی PD در حالت ماندگار. (پ) رابطه بین ورودی و خروجی VCO در حالت ماندگار. در فهرست زير سيگنالهاي مورد علاقه در مدار PLL آورده شده است. * سيگنال ورودي يا مرجع * فرکانس زاويه اي سيگنال مرجع * سيگنال خروجي VCO * فرکانس زاويه اي سيگنال خروجي * سيگنال خروجي آشکارساز فاز * سيگنال خروجي فيلتر پائين گذر * خطاي فاز که اختلاف فاز ميان سيگنالهاي و است. حال پس از يک نگاه کلي به PLL، به شرح عملکرد سه بخش سازنده سيستم درشکل1-1 الف مي پردازيم. VCO در فرکانس زاويه ي نوسان مي کند که توسط سيگنال خروجي فيلتر تعيين مي شود و از رابطه زير پيروي مي کند: (1-1) فرکانس (زاويه اي) مرکزي VCO و ضريب VCO با واحد است. رابطه )1-1( در شکل 1-1 پ رسم شده است. واحد نمايش داده شده براي ، است. در اغلب کتابها و مقالات براي نشان دادن فرکانس زاويه اي از واحد استفاده می شود که با هم هماهنگ است. در اينجا تمام اندازه گيريهاي فاز بر حسب راديان انجام مي شوند. PD که آشکارساز فاز نيز ناميده مي شود وظيفه مقايسه فاز سيگنال خروجي و سيگنال مرجع را بر عهده دارد که رابطه آن دربازه محدودي به صورت خطي متناسب با خطاي فاز است. (1-2) در اينجا ضريب PD است که واحد فيزيکي آن نيز ولت مي باشد که در بعضي کتابها به صورت نشان داده شده است. شکل 1-1 ب نمايش گرافيکي رابطه (1-2) است. سيگنال خروجي از PD متشکل از يک مولفه dc و يک مولفه ac سوار شده بر آن است که نامطلوب مي باشد و توسط يک فيلتر پايين گذر که معمولا از درجه يک است حذف مي شود. حال بايد به عملکرد سه بخش سازنده که مختصري درباره آنها بحث شد بپردازيم. در ابتدا فرض مي کنيم که فرکانس زاويه اي سيگنال ورودي، برابر فرکانس مرکزي، باشد. بنابراين VCO در فرکانس مرکزي خود، نوسان خواهد کرد. دراين صورت خطاي فاز و در نتيجه خروجي PD صفر می باشد. اين مساله باعث ثابت بودن ورودي VCO و نوسان آن روي فرکانس مرکزي خواهد شد. اگر در ابتدا صفر نباشد، PD خروجي نا صفر توليد مي کند. بعد از مقداري تاخير، فيلتر پائين گذر سيگنال محدود را ايجاد مي کند که باعث تغيير در فرکانس VCO مي شود تا زمانيکه خطاي فاز به صفر برسد. 1،2 انواع PLL اولين PLL در سال 1932 توسط de Bellescize يک مهندس مخابرات فرانسوي ابداع شد. بعد از آن، PLLهنگاميکه به صورت يک آي سي ساخته شد کاربردهاي بسيار وسيعتري پيدا کرد. نخستين آي سي هاي PLL در حدود سال 1965 ساخته شدند که کاملا آنالوگ بودند. در اين مدار از يک ضرب کننده آنالوگ (ضرب کننده چهار ربعه10) به عنوان آشکارساز فاز و فيلتر RC فعال يا غير فعال به عنوان فيلتر پائين گذر و همچنين از نوسان ساز کنترل شونده با ولتاژ (VCO) براي توليد سيگنال خروجي استفاده شد. اين نوع PLL به PLL خطي11 يا LPLL معروف است. در سالهاي بعد با پيشرفت تکنولوژي ديجيتال ساختار PLL نيز دچار تحول شد. اولين PLL هاي ديجيتال يا 12DPLL در سالهاي 1970 به بازار عرضه شد که آشکارساز فاز آنها يک گيت XOR يا يک فليپ فلاپ JK بود و اين در حالي بود که بقيه اجزا مدار به صورت آنالوگ باقي ماندند. چند سال بعد PLL هاي تماما" ديجيتال يا ADPLL13 ابداع شد که مدار آنها تنها شامل بلوکهاي ديجيتال و نه عناصرغير فعال مانند مقاومت و خازن بود. مشابه فيلترها که به صورت نرم افزاري قابل پياده سازي هستند PLL هاي نرم افزاري يا SPLL14 بوجود آمدند که عملکرد آنها تنها وابسته به مدار يا سخت افزار نبود و بر اساس يک برنامه کامپيوتري عمل مي کردند. متاسفانه به دليل عملکرد کاملا متفاوت LPLL، DPLL و ADPLL، نظريه جامع و يکساني براي نحوه کارکرد آنها وجود ندارد. از اين رو بايد براي هر نوع PLL، به طور جداگانه عمل نمود. SPLL چون بر روي يک سيستم کاملا ديجيتال مانند ميکروکنترلر، ميکرو کامپيوتر و يا DSP پياده مي شود مي توان آن را جز خانواده ADPLL به حساب آورد. در فصلهاي آينده به شرح نحوه کار و طراحي مدارهاي DPLL ، ZOPLL و MZOPLL خواهيم پرداخت. 2 PLL ديجيتال کلاسيک (DPLL) همانطور که در بخش 1،2 بحث شد DPLL کلاسيک در واقع يک سيستم هيبريد متشکل از بلوکهاي آنالوگ و ديجيتال است. تنها قسمت کاملا ديجيتال DPLL آشکارساز فاز آن مي باشد. در بسياري از جهات DPLL مانند LPLL عمل مي کند و بيشتر به آن شبيه است تا ADPLL . بنابراين مي توان قوانين حاکم بر LPLL را براي DPLL نيز مورد استفاده قرار داد. 2،1 بلوکهاي سازنده DPLL دياگرام بلوکي DPLL در شکل 2-1 آمده است که مانند LPLL از سه قسمت آشکارساز فاز، فيلتر پائين گذر و نوسان ساز کنترل شونده با ولتاژ تشکيل شده است. در بسياري از کاربردهاي DPLL ( سينتي سايزر فرکانس ) يک تقسيم کننده فرکانسي (N ) ميان VCO و آشکارساز فاز قرار مي گيرد. در بسياري از موارد سيگنال ورودي سيستم ، يک سينوسي با فرکانس زاويه اي و سيگنال خروجي يک موج متقارن مربعي با فرکانس زاويه اي است که در وضعيت قفل، دو فرکانس برابر هستند. شکل ‏2-1. دياگرام بلوکی DPLL کلاسيک. همانطور که بعدا" خواهيم ديد سيگنال خروجي آشکارساز فاز ، از دو جز تشکيل شده است. اولين جز، مولفه dc است که شديدا متناسب با اندازه خطاي فاز مي باشد و دومين جز مولفه ac با محتواي فرکانسي ، و ... است که به دليل نامطلوب بودن اين مولفه هاي فرکانسي، بايستي توسط يک فيلتر پايين گذر حذف شوند و تنها مولفه dc باقي بماند. در بسياري از مدارهاي PLL، فيلتر استفاده شده از درجه يک است. شکل 2-2، فيلترهايي را که کاربرد بيشتري دارند نشان مي دهد. شکل 2-2 الف يک فيلتر غيرفعال پايين گذر15 را نشان مي دهد که يک صفر و يک قطب دارد. تابع تبديل آن به صورت زير است. (2-1) که و مي باشند. (الف) (ب) (پ) شکل ‏2-2. فيلترهای مورد استفاده. (الف) فيلتر lag غير فعال. (ب) فيلتر lag فعال. (پ) فيلتر PI. در صورتيکه مدار يک RC ساده باشد رابطه (2-1) به صورت زير تبديل خواهد شد : (2-2) اندازه پاسخ فرکانسي اين فيلتر در شکل 2-3 الف نشان داده شده است. همانطور که بعدا" خواهيم ديد صفر فيلتر (رابطه 2-1) اثر بسيار مهمي بر روي ضريب ميرايي16 دارد. همچنين شکل 2-2 ب يک فيلترپايين گذر فعال را نشان مي دهد که تابع تبديل آن بسيار شبيه فيلتر غيرفعال است با اين تفاوت که داراي يک ضريب تقويت نيز مي باشد که مي تواند بيشتر از يک باشد. تابع تبديل آن طبق رابطه زير است: (2-3) که و و مي باشند. اندازه پاسخ فرکانسي اين فيلتر نيز در شکل 2-3 ب آمده است. فيلتر شکل 2-2 پ يک فيلتر فعال "متناسب+ انتگرال"17 است که تابع تبديل آن مطابق رابطه زير مي باشد : (2-4) فيلتر PI داراي قطبي در است که باعث مي شود مشابه انتگرالگير عمل نمايد. اندازه پاسخ فرکانسي آن نيز در شکل 2-3 پ نشان داده شده است. (الف) (ب) (پ) شکل ‏2-3. پاسخ فرکانسی فيلترها. (الف) فيلتر lag غير فعال(ب) فيلتر lag فعال (پ) فيلتر PI فعال. فيلترهاي با درجه بالاتر نيز مي توانند در برخي از موارد به جاي فيلتر تک قطبه مورد استفاده قرار گيرند. هر قطب اضافه فيلتر باعث انتقال فاز18 مي شود که پايداري سيستم را مشکل تر خواهد کرد. 2،2 عملکرد PLL در وضعيت قفل و فيلترهاي مورد استفاده حال براي شرح رفتار ديناميکي سيستم اثر انواع فيلترها را بررسي خواهيم نمود. ابتدا لازم است رابطه ورودي و خروجي را پيدا نماييم. اگر فرض کنيم PLL در وضعيت قفل قرار دارد و در آينده نزديک نيز در اين حالت باقي مي ماند مي توانيم رابطه و مدل رياضي خطي شده اي براي آن بدست آوريم. مدل رياضي براي محاسبه تابع تبديل فاز که فاز سيگنال ورودي را به فاز سيگنال خروجي مرتبط مي سازد به کار مي رود : (2-5) که و تبديل لاپلاس سيگنالهاي فاز و مي باشند و تابع تبديل فاز19 ناميده مي شود. حال براي تحليل تابع تبديل فاز بايستي فيلتر پائين گذر را جايگزين نماييم. براي سه فيلتر مختلف تابع تبديل فاز را بدست مي آوريم : * فيلتر lag غير فعال (2-5 الف) * فيلتر غير فعال تک قطب (2-5 ب) * فيلتر lag فعال (2-5 پ) * فيلتر PI فعال (2-5 ت) در تئوري مدار و کنترل، نرماليزاسيون تابع مشخصه سيستم که مخرج تابع تبديل است، بسيار معمول و رايج است (2-6) تابع مشخصه که ωn فرکانس طبيعي و ζ ضريب ميرايي سيستم است. تابع مشخصه سيستم به صورت رابطه (2-6) خواهد بود اگر داشته باشيم : * فيلتر lag غير فعال (2-7 الف) * فيلتر غير فعال تک قطب (2-7 ب) * فيلتر lag فعال (2-7 پ) * فيلتر PI فعال (2-7 ت) فرکانس طبيعي ωn نبايد با فرکانس مرکزي PLL، اشتباه شود. اگر پارامترهاي رابطه هاي (2-7) را در رابطه هاي (2-6) جاگذاري نماييم روابط زير را بدست مي آوريم : * فيلتر lag غير فعال (2-8 الف) * فيلتر غير فعال تک قطب (2-8 ب) * فيلتر lag فعال (2-8 پ) * فيلتر PI فعال (2-8 ت) عبارت در روابط (2-8 الف) و (2-8 ت) بهره حلقه ناميده مي شوند و از جنس فرکانس زاويه اي هستند. همچنين در رابطه (2-8 پ) عبارت بهره حلقه مي باشد. حال اگر شرايط يا برقرار باشند گفته مي شود که چنين سيستمي، حلقه با بهره بالا20 است و اگر عکس شرايط بالا برقرار باشد، سيستم حلقه با بهره پايين21 است. بيشتر سيستمهاي PLL حلقه هاي با بهره بالا هستند. براي چنين سيستمهايي رابطه هاي (2-8) پس از يک تقريب به صورت رابطه (2-9) در مي آيند: (2-9) همچنين به طور مشابه تابع تبديل خطا که به صورت تعريف می شود براي فيلترهاي فوق بدست مي آيد: (2-10) ضريب ميرايي ζ تاثير بسيار مهمي بر عملکرد ديناميکي PLL دارد. براي سيستم به صورت ميرايي بحراني22 است. اگر ζ از يک کوچکتر باشد پاسخ گذراي سيستم نوساني مي شود و هر چه به صفر نزديکتر شود دامنه نوسان بيشتر خواهد شد يا به عبارت ديگر بالازدگي23 پاسخ سيستم افزايش خواهد يافت. در بسياري از سيستمهاي عملي يک تابع تبديل فرکانسي تخت مناسب است که با توجه به منحني بود24 سيستم (شکل 2-4)، چنين شرايطي براي که مربوط به يک فيلتر پايين گذر Butterworth است ، بدست خواهد آمد. منحني بودي که در شکل 2-5 به ازاي رسم شده است نشان مي دهد براي فرکانسهاي کمتر از فرکانس طبيعي ωn ، خطاي فاز بسيار کوچک مي ماند و براي فرکانسهاي بزرگتر، خطاي فاز به بزرگي اندازه فاز مرجع (ورودي) خواهد شد که اين خود نشان دهنده آن است که PLL ديگر قادر به دنبال کردن فاز25 نخواهد بود. شکل ‏2-4 . منحني بود سيستم. تا به حال مدل خطي PLL را مطالعه کرديم که به بهترين صورت عمل دنبال کردن PLL را اگر در ابتدا در حالت قفل وجود دشته باشد توصيف مي کند. درصورتيکه PLL در ابتدا در وضعيت قفل نباشد مدل خطي ديگر صحيح نخواهد بود حتي با وجود اينکه خطاي فاز مي تواند مقادير بزرگ دلخواهي را داشته باشد. * اگر فرکانس مرجع با سرعتي بيش از تغيير کند سيستم از حالت قفل خارج خواهد شد. * اگر سيستم در ابتدا در وضعيت قفل نباشد و فرکانس مرجع تغييراتي بيش از داشته باشد سيستم نمي تواند قفل کند. شکل ‏2-5 . دياگرام بود تابع تبديل خطای فاز . 2،3 مرتبه سيستم PLL سيستمهايي که تا به حال درباره آنها بحث شد PLL هاي مرتبه دو بودند. فيلتر حلقه يک قطب و VCO قطبي در دارند بنابراين کل سيستم دو قطب خواهد داشت. در حالت کلي مرتبه PLL يک واحد از مرتبه فيلتر بيشتر است. به طور مثال اگر فيلتري موجود نباشد يعني خروجي آشکارساز فاز مستقيما به ورودي VCO متصل شده باشد، PLL از مرتبه يک خواهد بود. در کاربردهاي LPLL سيستمهاي مرتبه اول چندان استفاده اي ندارند و اين بدان علت است که تضعيف نويز26 بسيار ناچيزي دارند. 2،4 آشکارساز فاز گونه هاي متفاوتي از مدارهاي منطقي به عنوان آشکارساز استفاده مي شوند که مهمترين آنها عبارتند از: * گيت XOR (شکل 2-6 الف) * فليپ فلاپ JK تحريک شونده با لبه (شکل 2-6 ب) * آشکارساز فاز-فرکانس27 PFD (شکل 2-6 پ) PFD از ميان آشکارسازهاي بالا به دليل تضمين پروسه قفل در بدترين شرايط کاري، مهمترين آشکارساز است. عملکرد گيت XOR بيشترين شباهت را به ضرب کننده خطي دارد و در شروع درباره آن بحث مي شود. در DPLL تمام سيگنالها هميشه به صورت باينري (موج مربعي) هستند. حال فرض مي کنيم که هردو سيگنال و سيگنالهاي مربعي متقارن باشند. شکل 2-7 نشان دهنده شکل موجهاي آشکارساز فاز XOR براي خطاي فازهاي متفاوت است. به ازاي خطاي فاز صفر سيگنالهاي و ، 90 درجه اختلاف فاز دارند. حال خروجي آشکارساز سيگنال مربعي با فرکانس دو برابر فرکانس مرجع و duty cycle 50% است. به دليل حذف فرکانس دو برابر توسط فيلتر، ميانگين سيگنال خروجي، را در نظر مي گيريم. ميانگين سيگنال خروجي آشکارساز فاز، ميانگين جبري دو سطح منطقي است. براي نمونه هنگاميکه فرکانس سيگنال خروجي از فرکانس سيگناال مرجع کمتر باشد خطاي فاز مثبت خواهد شد. به دليل اينکه سيگنال خروجي ضرب کننده چهار ربعه با سينوس خطاي فاز تغيير مي کند، ميانگين خروجي گيت XOR تابعي از خطاي فاز خواهد بود. تا زمانيکه خطاي فاز در بازه باشد، دقيقا متناسب با خواهد بود. بنابراين: (2-11) در صورتيکه از گيت XOR استفاده شود بهره آشکارساز فاز ، ثابت و طبق رابطه زير خواهد بود، (2-12) (الف) (ب) (پ) شکل ‏2-6 . رايجترين آشکارسازهاي فاز در DPLL . (الف) گيت XOR. (ب) فليپ فلاپ JK. (پ) آشکارساز فاز-فرکانس. (الف) (ب) شکل ‏2-7. شکل موجهاي سيگنالهاي آشکارساز فاز XOR . (الف) شکل موجهاي خطاي فاز صفر. (ب) شکل موجهاي خطاي فاز مثبت. که بازه تغييرات ولتاژ ورودي VCO است. مانند ضرب کننده چهار ربعه، آشکارساز XOR عمل دنبال کردن فاز را انجام مي دهد اگر خطاي فاز در بازه زير باشد. همچنين اگر سيگنالهاي و متقارن نباشند خروجي گيت XOR بريده خواهد شد (شکل 2-8 ب) و باعث کاهش بازه قفل PLL مي شود. (الف) (ب) شکل ‏2-8 . منحني ميانگين سيگنال خروجي آشکارساز فاز. (الف) حالت عادي: سيگنالهاي متقارن. (ب) سيگنالهاي نا متقارن. تقارن شکل موج هنگاميکه از فليپ فلاپ JK با تحريک لبه28 به عنوان آشکارساز فاز استفاده شود داراي اهميت نخواهد بود چون تنها با لبه و نه با پهناي پالس تحريک مي شود. به ازاي خطاي فاز صفر، و اختلاف فاز 180 درجه خواهند داشت. بنابراين خروجي سيگنال مربعي متقارن با فرکانس سيگنال مرجع (نه دو برابر فرکانس مرجع) بدست مي آيد. اين وضعيت براي در نظر گرفته مي شود. حال اگر خطاي فاز مثبت شود duty cycle سيگنال بيش از 50% خواهد شد. روشن است که بيشترين مقدار را هنگاميکه خطاي فاز به 180 درجه و کمترين مقدار را هنگاميکه خطاي فاز به 180- درجه مي رسد دارد. اگر متوسط سيگنال به ازاي خطاي فاز رسم شود شکل 2-10 بدست مي آيد. اگر خطاي فاز در بازه باشد، متوسط سيگناال متناسب با خواهد بود و خواهيم داشت: (2-12) حال واضح است که آشکارساز فاز با فليپ فلاپ JK به ازاي بازه زير قادر به دنبال کردن فاز خواهد بود: مشابه گيت XOR ، بهره آشکارساز فاز فليپ فلاپ JK مطابق رابطه زير است: (2-13) که بازه تغييرات ولتاژ ورودي VCO مي باشد. اگر اين سطوح بوسيله اشباع محدود شده باشند مي توان از رابطه بعد استفاده نمود. (2-14) بدون در نظر گرفتن اهميت پهناي پالس، فليپ فلاپ JK و گيت XOR در بسياري از جهات مانند هم عمل مي کنند. شکل ‏2-9 . شکل موجهاي سيگنالهاي آشکارساز فاز فليپ فلاپ JK. (الف)شکل موجهاي خطاي فاز صفر. (ب) شکل موجهاي خطاي فاز مثبت. آشکارساز PFD تفاوتهاي بسيار زيادي با دو نوع آشکارسازي که تا به حال درباره آنان بحث شد دارد. همانطور که از نام آن بر مي آيد سيگنال خروجي آن تنها به خطاي فاز وابسته نيست و به اندازه خطاي فرکانس هنگاميکه DPLL هنوز قفل نشده است نيز وابسته مي باشد. شکل ‏2-10 . منحني متوسط سيگنال خروجي آشکازساز فاز براي خطاي فاز . همانطور که شکل 2-6 پ دياگرام مداري اين آشکارساز را نشان مي دهد، از دو فليپ فلاپ نوع D تشکيل شده است که خروجيهاي بالا (UP) و پايين (DOWN) دارد. به اين ترتيب PFD مي تواند در چهار حالت قرار داشته باشد: * بالا = 0 ، پايين = 0 * بالا = 1 ، پايين = 0 * بالا = 0 ، پايين = 1 * بالا = 1 ، پايين = 1 حالت چهارم بوسيله يک گيت AND از بين رفته است. هنگاميکه دو فليپ فلاپ در وضعيت 1 هستند لاجيک بالايي (High) در وروديهاي CD29 آنها بوجود مي آيد که هردو فليپ فلاپ را صفر مي کند. بنابراين PFD به صورت يک مدار سه حالته30 عمل مي کند. با توجه به سه حالته بودن PFD مي توان حالتها را به صورت زير در نظر گرفت: * بالا = 0 ، پايين = 1 حالت = 1- * بالا = 0 ، پايين = 0 حالت = 0 * بالا = 1 ، پايين = 0 حالت = 1+ حالت واقعي PFD توسط لبه مثبت سيگنالهاي و مطابق با دياگرام حالت شکل 2-11 تعيين مي شود. سيگنال خروجي تابعي منطقي از حالتهاي PFD است به صورتي که وقتي PFD در حالت 1+ است بايد مثبت باشد و هنگاميکه PFD در حالتهاي 1- و 0 است بايد به ترتيب منفي و صفر باشد. بنابراين يک سيگنال سه حالته31 است. شکل ‏2-11 . دياگرام حالت PFD . بيشتر مدارهاي منطقي که امروزه مورد استفاده قرار مي گيرند سيگنالهاي باينري32 يا دوحالته توليد مي کنند که البته حالت سوم () مي تواند با يک حالت امپدانس بالا33 جايگزين شود. مطابق با شکل 2-6 پ هنگاميکه سيگنال UP، يک است ترانزيستور MOS P-کانال هدايت مي کند که باعث مساوي شدن ولتاژ سيگنال با منبع تغذيه مي شود. به طور مشابه وقتي سيگنال DN، يک است ترانزيستور N-کانال هدايت مي کند و به ولتاژ زمين مي رسد. در حالتيکه هيچ سيگنالي يک نباشد دو ترانزيستور MOS خاموش هستند و سيگنال خروجي در حالت شناور34 خواهد بود. براي مشاهده نحوه کارکرد PFD در يک سيستم واقعي DPLL شکل موجهاي شکل 2-12 را در نظر مي گيريم. شکل 2-12 الف، حالتي را که خطاي فاز صفر است نشان مي دهد. فرض شده است که PFD در ابتدا در حالت صفر باشد. بنابراين سيگنالهاي و دقيقا هم فاز هستند. PFD مي تواند هميشه در اين حالت باقي بماند. شکل 2-12 ب حالتي را که از جلوتر است را نشان مي دهد. حال PFD از 0 به 1 تغيير حالت مي دهد و اگر عقبتر از باشد (شکل 2-12 پ)، PFD از 0 به 1- تغيير حالت خواهد داد. با توجه به شکلهاي 2-12 ب و 2- 12 پ بسيار روشن است که هنگامي بيشترين مقدار را دارد که خطاي فاز مثبت است و به °360 ميل مي کند و کمترين مقدار را در حالتي که خطاي فاز منفي است و به °360- ميل مي کند خواهد داشت. حال اگر متوسط را به ازاي خطاي فاز رسم نماييم تابع دندانه اره اي را بدست مي آوريم (شکل 2-13). (الف) (ب) (پ) شکل ‏2-12 . شکل موجهاي سيگنالهاي آشکارساز فاز PFD. (الف)شکل موجهاي خطاي فاز صفر. (ب) شکل موجهاي خطاي فاز مثبت (پ) خطاي فاز منفي. شکل 2-13 مقدار متوسط سيگنال خروجي آشکارساز را براي خطاي فاز بيش از π2 يا کمتر از π2- نشان مي دهد. هنگاميکه خطاي فاز از π2 بيشتر مي شود PFD از صفر شروع خواهد شکل ‏2-13 . مقدار متوسط سيگنال خروجي آشکارساز. نمود و بنابراين منحني مشخصه آن داراي دوره تناوب π2 است. به طور مشابه مي توان همين مساله را براي خطاي فاز π2- تعميم داد. اگر خطاي فاز در محدوده π2 >θe >π2- باشد ميانگين به صورت زير خواهد بود. (2-15) مانند فليپ فلاپ JK بهره آشکارساز فاز توسط رابطه زير محاسبه مي شود (2-16) وقتي که سطوح منطقي، يا صفر باشند. اگر اين سطوح بوسيله اشباع محدود شده باشند مي توان از رابطه زير استفاده نمود. (2-17) براي درک ويژگي استفاده از PFD فرض مي کنيم که DPLL در آغاز در وضعيت قفل نباشد. سپس فرض مي کنيم که فرکانس مرجع بيش از فرکانس خروجي باشد. بنابراين سيگنال لبه هاي مثبت بيشتري نسبت به ، در واحد زمان توليد خواهد نمود. با توجه به شکل 2-11 مي بينيم که تحت اين شرايط PFD تنها مي تواند بين دو حالت 0 و 1+ تغيير وضعيت دهد و هرگز به حالت 1- نخواهد رفت. اگر بسيار بيشتر از باشد حالت PFD بيشتر 1+ خواهد بود تا صفر. حال اگر کوچکتر از باشد PFD تنها در دو وضعيت 0 و 1- خواهد بود و اگر بسيار کوچکتر از باشدPFD بيشتر در حالت 1- مي ماند. بنابراين مي توان چنين برداشت نمود که اگر DPLL خارج از محدوده قفل باشد، متوسط سيگنال خروجي PFD به طور يکنوا با فرکانس تفاضل (يا خطا ) تغيير مي کند. مشخصه عملکرد PFD همانطور که در شکل 2-14 آمده است هيچ شباهتي با مشخصه عملکرد آشکارسازهاي فاز گيت XOR يا فليپ فللاپ JK ندارد. چون سيگنال خروجي آشکارساز در PFD، وابسته به خطاي فاز در حالت قفل و خطاي فرکانس در خارج از حالت قفل است، DPLL اي که از اين آشکارساز بهره مي برد مستقل از نوع فيلتر پائين گذر درهرحالتي قفل خواهد نمود. شکل ‏2-14 . مشخصه آشکارساز فاز PFD. حال که تمام مولفه هاي DPLL مورد بررسي قرار گرفتند مي توانيم به تجزيه و تحليل رفتار ديناميکي آن بپردازيم. 2،5 عملکرد ديناميکي DPLL در بخش 2،2 فيلترهاي مورد استفاده در DPLL مورد بررسي قرار گرفتند. تمام تابع تبديلهاي بدست آمده تنها در وضعيت قفل سيستم اعتبار دارند. چون وقتي که DPLL در حالت قفل است و توسط يک پله بزرگ فاز يا فرکانس و يا نويز موجود در فاز ورودي از اين حالت خارج نشده است عملکرد آن مي تواند بوسيله يک مدل خطي بيان شود. از اين رو با فرض قفل بودن DPLL به شرح و بررسي رفتار ديناميکي آن مي پردازيم. شکل 2-15 يک مدل رياضي از DPLL در حالت قفل را نشان مي دهد. تابع تبديل فاز و تابع تبديل خطا مشابه روابط بخش 2،2 مي باشند با اين تفاوت که رفتار ويژه فيلتر پائين گذر هنگام استفاده از PFD بايد در نظر گرفته شود. حال فيلتر lag غير فعال (شکل 2-3 الف) را در نظر مي گيريم. هنگاميکه از يک منبع سيگنال معمولي براي تغذيه آن استفاده کنيم تابع تبديل آن مطابق رابطه 2-18 خواهد بود. (2-18) شکل ‏2-15. دياگرام بلوکي سيستم DPLL . اگر از PFD براي تغذيه فيلتر استفاده شود و در حالت امپدانس بالا35 باشد هيچ جرياني در مقاومتهاي و بوجود نخواهد آمد. تحت اين شرايط ولتاژ دو سر خازن ثابت مي ماند. با چشم پوشي از جريان نشتي سيگنال خروجي فيلتر lagغير فعال هر مقداري را خواهد داشت در صورتيکه سيگنال ورودي صفر است (PFD در حالت صفر است). بنابراين فيلتر مانند يک انتگرالگير ايده آل عمل مي کند و تابع تبديل آن تقريبا مطابق رابطه زير خواهد بود (2-19) تجربه هاي بدست آمده از سيستمهاي DPLL نشان داده است که بهره فيلتر lag غير فعال ثابت نيست و به ولتاژ خازن وابسته است. فرض کنيد PFD از يک منبع تغذيه 5 ولت توان دريافت مي کند و ولتاژ اوليه آن نيز 5/2 ولت باشد. وقتي که PFD در حالت 1+ است خروجي آن تا نزديک 5 ولت بالا کشيده مي شود. بنابراين افت ولتاژ مقاومتهاي سري و ، 5/2 ولت خواهد بود. پس از اعمال چند پالس مثبت به فيلتر توسط PFD ، خازن به مقدار بالاتري مانند 4 ولت شارژ خواهد شد. حال فقط 1 ولت در دو سر مقاومتها باقي مي ماند. اگر پس از اين PFD به حالت 1- گذر کند سيگنال خروجي آن به صفر ميل خواهد نمود. در اين لحظه افت ولتاژ دو سر مقاومتها ناگهان به 4 ولت افزايش پيدا مي کند. اين پديده بيانگر اين واقعيت است که بهره فيلتر lag غير فعال متغير است و بنابراين ديناميک فيلتر غير خطي است. اثر اين غير خطي بودن، پاسخ گذرايي در خروجی DPLL خواهد بود. حال اگر فرکانس ورودي به طور ناگهاني افزايش و يا کاهش يابد به گونه اي که سيگنال خروجي فيلتر پائين گذر، تغييرات بزرگي نداشته باشد (به عنوان مثال از 5/2 به 3 ولت) اين اثر قابل چشم پوشي خواهد بود. هنگاميکه سيگنالهاي پله اي فرکانسي بزرگتري به DPLL اعمال شود اثر غيرخطي باعث کاهش ضريب ميرايي (به عنوان مثال از 7/0 به 3/0) سيستم مي شود. کاهش ζ مي تواند بوسيله افزايش ثابت زماني فيلتر پائين گذر جبران شود. حالت مشابه هنگام استفاده از فيلترlag فعال مشاهده مي شود (شکل 2-3 ب). تابع تبديل سيستم هنگاميکه از يک منبع سيگنال معمولي استفاده شود به صورت رابطه (2-20) خواهد بود. (2-20) که . هنگاميکه فيلتر توسط PFD تغذيه شود و PFD در حالت امپدانس بالا باشد ولتاژ خازن بدون تغيير خواهد ماند و بنابراين مي توان نشان داد تحت اين شرايط تابع تبديل تقريبا به صورت زير است (2-21) اين فيلتر نيز مانند يک انتگرالگير ايده آل عمل مي کند. حال اگر از يک فيلترPI استفاده شود (شکل 2-3 پ) اينکه منبع سيگنال معمولي و يا با خروجي سه حالته باشد داراي اهميت نخواهد بود. در هر صورت تابع تبديل توسط رابطه بعد داده مي شود (2-22) حال با دانستن تابع تبديل تمام اجزا سازنده DPLL مي توانيم تابع تبديل فاز، فرکانس طبيعي ωn و ضريب ميرايي ζ را به دست آوريم. براي ζ و ωn روابطي مشابه روابط 2-7 الف تا 2- 7 ت بدست مي آيد. تمام فرمولهاي مورد استفاده در DPLL در جدول 2-1 آمده است. جدول ‏2-1. مشخصات يک سيستم DPLL پارامتر نشانه تعريف فرکانس مرکزي VCO فرکانس زاويه اي VCO در حالت ثابتهاي زماني فيلترپائين گذر و فرکانس طبيعي PLL ωn ωn فرکانس طبيعي سيستم PLL فرکانس پاسخ حالت گذراي سيستم پايدار است ضريب ميرايي ζ ثابت زماني نوسان ميرا بازه نگهداري36 بازه فرکانسي که عملکرد PLL در آن به صورت ايستا ، پايدار است (ادامه جدول 2-1) بازه قفل37 اگر تغييرات فرکانس سيگنال مرجع از بازه قفل کوچکتر باشد PLL همچنان در حالت قفل باقي مي ماند زمان قفل38 زمان لازم براي قفل شدن زمان کشش به داخل39 زمان لازم براي کشش به داخل بازه کشش به داخل40 اگر تغييرات فرکانس مرجع بزرگتر از بازه قفل و کوچکتر از بازه کشش به داخل باشد PLL به تدريج عمل قفل را انجام مي دهد (ادامه جدول 2-1) روابط PLL مرتبه دو نوع فيلتر PD Lag غير فعال Lag فعال PI فعال غيراز PFD PFD XOR فليپ فلاپ JK PFD XOR حلقه با بهره پائين حلقه با بهره پائين حلقه با بهره بالا حلقه با بهره بالا (ادامه جدول 2-1) فليپ فلاپ JK حلقه با بهره پائين حلقه با بهره پائين حلقه با بهره بالا حلقه با بهره بالا PFD XOR فليپ فلاپ JK PFD 2،6 طراحي DPLL با توجه به انواع مختلف آشکارسازهاي فاز مورد استفاده در DPLL مي توان نتيجه گرفت که سيستم DPLL بسيار متنوع تر از سيستم LPLL که در آن تنها از يک ضرب کننده استفاده مي شود، است. بنابراين طيف کاربرد DPLL نيز بسيار وسيع تر است. يک کاربرد DPLL در مخابرات، استخراج اطلاعات از يک سيگنال داراي نويز مي باشد که در اين مورد نکته مورد نظر، ويژگي تضعيف نويز سيستم DPLL است. کاربرد متفاوت ديگر سنتز فرکانس مي باشد که در اين مورد نويز داراي اهميت نمي باشد و نکته بسيار مهم اين است که سيستم بايد بسيار سريع تغييرات فرکانسي ايجاد نمايد که زمان pull-in پارامتر مربوطه خواهد بود. به همين دليل استخراج و تعميم قانون يا دستورالعمل کلي براي طراحي بهينه سيستمهاي مختلف DPLL کار آساني نخواهد بود. مراحل طراحي سيستم که در زير به آنها اشاره مي شود نبايد به عنوان يک راه حل کلي و يکتا در نظر گرفته شوند. در بسياري از موارد، تنها روش طراحي يک روش سعي و خطا و يک فرايند تکراری41 مي باشد. همچنين سازنده هاي آي سي هاي DPLL، ابزارهاي طراحي را به صورت بسته هاي نرم افزاري در اختيار مهندسين قرار مي دهند که از آن جمله مي توان به نرم افزاري که توسط شرکت فيليپس براي آي سي هاي74HC/HCT4046A و 74HC/HCT7046A نوشته شده است اشاره نمود. اين دو آي سي از رايجترين مدارهاي سيستم DPLL هستند که براساس استاندارد صنعتي قديمي CD4046 IC (از سري آي سي هاي CMOS 4000) که اولين بار توسط RCA معرفي شد مي باشند. حال در ادامه به مراحل طراحي DPLL اشاره مي کنيم. بيشتر فرمولهاي مورد استفاده طراحي، در جدول 2-1 آورده شده اند. 1) در اولين قدم فرکانسهاي ورودي و خروجي DPLL بايد مشخص شوند. مواردي وجود دارند که اين فرکانسها ثابت هستند ولي لزوما برابر نمي باشند. در کاربردهاي ديگر (سنتز فرکانس) فرکانس ورودي هميشه ثابت است ولي فرکانس خروجي متغير مي باشد. براي حالت آخر مي توان فرکانس ورودي و خروجي را متغير فرض نمود. حال کمترين و بيشترين مقدار فرکانس ورودي و خروجي را به ترتيب f1min ، f1max ، f2min و f2max در نظر بگيريد. 2) در اين مرحله نسبت عددي بايد تعيين شود. اين نسبت بسته به کاربردهاي مختلف مي تواند ثابت و يا متغير (سنتز فرکانس) باشد. درصورت متغير بودن بايد بازه اي براي تغييرات N در نظر گرفته شود ( ). اگر N متغير باشد ضريب ميرايي و فرکانس طبيعي نيز متغير خواهند بود. (2-23) 3) تعيين ضريب ميرايي. هنگاميکه N ثابت است ζ نيز ثابت خواهد بود و مي تواند به طور کاملا دلخواه تعيين شود. انتخاب بهينه 7/0= ζ است که بنابراين DPLL به صورت فيلتر Butterworth عمل مي کند. 4) در اين مرحله بايد مشخص نماييم که آيا سيستم بايد نويز را نيز تضعيف کند يا خير. اگر يک سنتز کننده فرکانس مورد نظر باشد پاسخ سوال بالا خير خواهد بود و پارامترهاي پهناي باند نبايد در نظر گرفته شوند. اگر نويز مورد نظر است مرحله 5 و در غير اين صورت مرحله 12 را دنبال نماييد. 5) نويز بايد توسط اين DPLL تضعيف شود. آشکارسازهاي مختلف تاثير متفاوتي بر تضعيف نويز دارند. در حالتي که لبه سيگنال بوسيله نويز از بين مي رود آشکار-سازهاي حساس به لبه مانند فليپ فلاپ JK يا PFD مي توانند در يک حالت بمانند. خروجي فليپ فلاپ JK پس از يک زمان کوتاه به حالت 'low' و خروجي PFD به حالت 1- خواهد رفت. بنابراين فرکانس VCO پايين خواهد افتاد که مطلوب نيست. متوسط سيگنال خروجي آشکارساز فاز گيت XOR، اگر لبه سيگنال ازبين برود صفر مي ماند. اگر احتمال از بين رفتن لبه سيگنال ورودي وجود ندارد از مرحله 7 ادامه دهيد. 6) آشکارساز فاز XOR بايد انتخاب شود. حال بهره آشکارساز فاز بايد محاسبه شود. اگر منبع تعذيه XOR تک قطبي است توسط رابطه بدست مي آيد. مرحله 8 را دنبال نماييد. 7) فليپ فلاپ JK يا PFD مي تواند براي آشکارساز فاز به کار رود. با توجه به ويژگي جالبPFD مانند بازه pull-in بينهايت، باعث ارجحيت آن نسبت به ديگر آشکارسازها شده است. بهره آشکازساز فاز فليپ فلاپ JK توسط رابطه محاسبه مي شود. 8) حال پهناي باند نويز بايد مشخص شود. رابطه (2-24) نسبت SNR حلقه يا را با تعيين مي کند. (2-14) بايد طوري انتخاب شود که از يک مقدار مينيمم که معمولا از 4 بزرگتر است (متناظر با 6 dB ) کوچکتر باشد. 9) در اين مرحله مشخصه VCO بايد تعيين شود. چون فرکانس مرکزي معلوم است و مقدار N نيز بدست آمده است مي توانيم بازه تغييرات فرکانس خروجي VCO را محاسبه نماييم. فرض کنيد کمترين و بيشترين فرکانس خروجي VCO به ترتيب ω2min و ω2max باشند. در ابتدا بايد VCO مناسبي انتخاب نمود. در بيشتر موارد VCO جزيي از سيستم DPLL است. حال با توجه به ولتاژ تغذيه و روابط موجود در برگه اطلاعات آي سي، مشخصه آن بدست خواهد آمد. معمولا متناظر با ولتاژ تغذيه 5 ولت، بازه ولتاژ ورودي VCO بين 1 تا 4 ولت مي باشد. بدين منظور کمترين و بيشترين ولتاژ ورودي آن را و فرض کنيد. روشن است که به ازاي ولتاژ ، فرکانس را در خروجي VCO خواهيم داشت. شکل 2-16 منحني مشخصه VCO را نشان مي دهد. بهره VCO نيز توسط رابطه بعد محاسبه مي شود. (2-25) شکل ‏2-16. منحني مشخصه VCO. 10) محاسبه فرکانس طبيعي ωn . با دانستن پهناي باند نويز و ضريب ميرايي ζ، مي توان ωn را بوسيله رابطه زيرمحاسبه نمود (2-26) 11) تعيين فيلتر پائين گذر. نوع مناسب فيلتر پائين گذر ابتدا بايد مشخص شود. فيلتر پائين گذر غير فعال آسان ترين انتخاب است اما اگر آشکارساز فاز گيت XOR يا فليپ فلاپ JK باشند بازه pull-in محدود خواهد بود. در صورت نياز به بازه pull-in نامحدود فيلتر فعال PI بايد مورد استفاده قرار گيرد. با دانستن، ζ، ، ، N و با استفاده از روابط موجود در جدول 2-1، دو ثابت زماني و بدست خواهند آمد. در صورت استفاده از فيلتر فعال، بهره 42 نيز بايد تعيين شود. از مرحله 19 ادامه دهيد. 12) (ادامه از مرحله 4). چون از اثر نويز در ورودي مي توان صرف نظر نمود بهترين انتخاب براي آشکارساز فاز، PFD مي باشد. اندازه بهره آشکازساز فاز طبق رابطه محاسبه مي شود. 13) در اين مرحله مشخصه VCO تعيين مي شود. چون فرکانس مرکزي و ضريب N شناخته شده هستند مي توانيم بازه فرکانسي را که در خروجي VCO بوجود مي آيد مشخص نمائيم. حال فرض کنيد کمترين و بيشترين فرکانس خروجي VCO به ترتيب ω2min و ω2max باشند. همچنين فرض مي کنيم که کمترين و بيشترين ولتاژ ورودي VCO نيز و باشند. بنابراين خواهيم داشت. (2-27) 14) نوع فيلتر پائين گذر را مشخص کنيد. به دليل استفاده از PFD به عنوان آشکارساز، نوع فيلتر پائين گذر، فيلتر lag غير فعال خواهد بود. اين نوع ترکيب آشکازساز و فيلتر، بازه بينهايت pull-in را سبب مي شود. انواع ديگر فيلترها ويژگي اضافه بر آنچه گفته شد ندارند. 15) تعيين خصوصيات ديناميکي DPLL. براي انتخاب مقدار مناسب فرکانس طبيعي بايد بدانيم که رفتار ديناميکي DPLL (ورودي پله فرکانسي) چگونه است. براي بررسي اين رفتار مي توان سه حالت را در نظر گرفت. در حالت اول DPLL به عنوان يک سنتز کننده فرکانس ديجيتال43 به کار گرفته مي شود. در اين وضعيت تغييرات سريع فرکانس خروجي از به مورد نظر است. اگر تفاوت اين دو فرکانس () بزرگ باشد DPLL احتمالا از حالت قفل خارج مي شود. بنابراين طراح سيستم مقدار ماکزيممي براي زمان pull-in يا که سيستم براي قفل کردن روي فرکانس جديد احتياج دارد معين مي کند. پس از اين بقيه پارامترهاي سيستم از روي بدست خواهند آمد. حال مرحله 16 را دنبال نمائيد. در حالت دوم44 نيز از DPLL به عنوان يک سنتز کننده فرکانس ديجيتال استفاده مي شود. اين سنتز کننده فرکانسهاي مضارب صحيح از فرکانس مرجع را مي سازد. در اين حالت بازه pull-out بايد از فرکانس مرجع کمتر باشد. مراحل بعدي از مرحله 20 دنبال مي شوند. حالت سوم حالت کلي تري نسبت به موارد پيش است. در اين حالت نه زمان pull-in و نه بازه pull-out از فرضهاي اوليه هستند. در اينجا کاربر يا طراح بايد به روشي که از همه معقول تر است استناد نمايد. احتمالا آسان ترين راه فرض کردن مقداري براي يا حتي ωn است. پس از آن مرحله 21 را دنبال نماييد. 16) با داشتن زمان pull-in ماکزيمم مجاز براي بزرگترين پله فرکانسي در خروجي VCO و رابطه موجود در جدول 2-1 ، ثابت زماني فيلتر پائين گذر محاسبه مي شود. در رابطه مذکور بيشترين مقدار پله فرکانسي در خروجی VCO است. طراحي با مرحله 17 ادامه مي يابد. 17) با دانستن ثابت زماني ، مي توانيم فرکانس طبيعي ωnرا حدس بزنيم. روابط مربوط به ωn در جدول 2-1 آمده اند. اين روابط در صورت استفاده از فيلتر lag غير فعال شامل نيز خواهند بود. 18) با داشتن ωn و ζ و روابط موجود در جدول 2-1 مي توانيم τ2 را محاسبه نمائيم. 19) با دانستن و و همچنين تمام اجزاي فيلتر تعيين خواهند شد. 20) با داشتن 45 و ضريب ميرايي ζ و رابطه مربوط به در جدول 2-1 فرکانس طبيعي سيستم ωn محاسبه مي شود. طراحي را با مرحله 22 دنبال کنيد. 21) با داشتن زمان قفل46 ، فرکانس طبيعي سيستم ωn بوسيله رابطه موجود در جدول 2-1 بدست مي آيد. 22) با داشتن ωn و ζ و روابط موجود در جدول 2-1 مي توانيم را محاسبه کنيم. اگر از يک فيلتر lag غير فعال استفاده شود τ2 بايد شناخته شده باشد. ولي در حالت کلي چنين نيست و مي توان در تقريب اوليه از وجود آن چشم پوشي کرد چرا که از بسيار کوچکتر است. طراحي با مرحله 18 ادامه پيدا مي کند. 1 3 PLL مرتبه صفر همانطور که در شکل 2-10 مشخص است حلقه DPLL شامل يک قطب در مبدا مي باشد. مي دانيم که به دليل وجود اين قطب پاسخ سيستم به ورودي پله بدون خطا خواهد بود. به عبارت ديگر اگر تغييرات فرکانس ورودي از بازه pull-in کوچکتر باشد سيستم توانايي دنبال کردن وروديهاي پله را دارد. ولي پاسخ سيستم به وروديهاي با درجه بالاتر (شيب، سهمي و ... ) همواره با خطا همراه خوهد بود. روش مورد بحث در اين فصل حذف خطاي خروجي بدون بالا بردن نوع سيستم مي باشد [2]. 3،1 رفتار ديناميکي DPLL با توجه به دياگرام سيستم DPLL (شکل 3-1) مي دانيم که به دليل وجود انتگرالگير در حلقه سيستم، پاسخ DPLL به وروديهاي پله بدون خطا مي باشد (3-1) شکل ‏3-1 . دياگرام بلوکی PLL کلاسيک. اگر باشد بديهي است که حال اگر ورودي شيب باشد روشن است که خطا مقدار ثابت غير صفري را خواهد داشت نتيجه. مقدار dc فيلتر پائين گذر بايد مقداري غير صفر باشد تا خطای ماندگار نامحدود نشود. 3،2 درجه سيستم DPLL و تصحيح خطاي ماندگار همانطور که در بخش 2،3 گفته شد درجه سيستم DPLL يک واحد از درجه فيلتر پائين گذر آن بيشتر است. حلقه سيستم DPLL داراي قطبي در مبدا است که پاسخ پله را تصحيح مي کند. شايد بخواهيم با افزودن قطبي ديگر در مبدا به قطبهاي حلقه DPLL، پاسخ شيب را نيز تصحيح نمائيم. حال بايد ويژگيها و معايب اين روش را بررسي کنيم. روشن است که با افزايش قطبهاي حلقه سيستم، درجه سيستم بالاتر مي رود. همچنين مي دانيم که از يک سو افزايش درجه سيستم پايداري را دچار مشکل خواهد کرد و از سوي ديگر پياده سازي سيستم با درجه بالاتر مشکل تر است. علاوه بر آنچه گفته شد اين روش روشي کلي نيست و بايد براي تصحيح وروديهاي با مرتبه بالاتر قطبهاي مبدا سيستم را نيز افزايش دهيم. به عبارت ديگر با افزودن يک قطب در مبدا به حلقه سيستم DPLL پاسخ شيب را تصحيح مي کنيم و پاسخ سهمي با خطاي ثابت همراه خواهد بود لذا بايد قطب ديگري به حلقه اضافه نمائيم و اين روش باعث افزايش درجه سيستم مي شود و افزايش درجه سيستم پايداري را دچار مشکل مي کند. به عنوان يک قانون کلي مي توان گفت که بده و بستاني بين پايداري سيستم و عملکرد آن وجود دارد. پياده سازي سيستمي با ساده ترين اجزا که به هر ورودي، بدون خطا پاسخ دهد بسيار مفيد خواهد بود. اين سادگي با پائين نگاه داشتن درجه سيستم دسترس پذير مي باشد. در واقع همانطور که نشان داده خواهد شد مرتبه سيستم از لحاظ تئوري صفر و از لحاظ عملي کمترين خواهد بود. 3،3 PLL مرتبه صفر شکل 3-2 يک PLL مرتبه صفر را نشان مي دهد. همانطور که در شکل مشخص است يک مسير فيدفوروارد شامل يک مبدل فرکانس/ولتاژ FVC 47 و يک بهره تصحيح48 است. شکل ‏3-2 . دياگرام بلوکی PLL مرتبه صفر. به ازاي يک بهره مناسب در مسير رفت خطاي حالت ماندگار براي هر نوع تغييرات فرکانس يا فاز ورودي صفر مي باشد. حد فاز و حد بهره سيستم حلقه بسته نيز توسط مدار فيلتر کنترل مي شود که مي تواند تا حد امکان ساده انتخاب شود. آشکارساز فاز نيز مي تواند بسيار ساده باشد. در حالت کلي بر خلاف مسير فيدفوروارد که يک مکانيسم کنترل مقاوم49 نيست، مسير فيدبک يک مکانيسم کنترل مقاوم است. استفاده از مسير فيدفوروارد در سيستم هاي حلقه بسته بسيار معمول است. يک کاربرد اين روش در رباتيک است. همچنين از اين روش در کنترل پروسه و حذف اغتشاش نيز بهره مي گيرند. دياگرام بلوکي PLL مرتبه صفر در شکل 3-2 نشان داده شده است. در اين شکل بهره آشکارساز فاز با واحد ، G(s) تابع تبديل مدار فيلتر، بهره VCO با واحد ، بهره FVC بر حسب و بهره تصحيح بر حسب مي باشند. (3-2) با توجه به روابط بالا روشن است که به ازاي هر گونه تغييرات فاز يا فرکانس ورودي، خطاي فاز صفر خواهد شد اگر داشته باشيم (3-3) خطاي فاز صفر تنها در حالت دائمي صفر مي شود و خطاي حالت گذراي سيستم به دليل ظرفيت محدود انرژي منابع فيزيکي اجتناب ناپذير خواهد بود. با جايگذاري رابطه (3-3) در رابطه (3-2) خواهيم داشت (3-4) رابطه (3-4) نشان دهنده يک سيستم مرتبه صفر مي باشد. با توجه به روابط (3-1) مي دانيم که مخرج اين توابع تبديل معادله مشخصه سيستم است و بنابراين براي پايداري سيستم قطبهاي سيستم حلقه بسته يا همان ريشه هاي معادله مشخصه بايد در سمت چپ محور موهومي قرار گيرند. (3-5) همانطور که از رابطه بالا پيداست قطبهاي سيستم حلقه بسته، متاثر از قطبهاي فيلتر پائين گذر مي باشند و بنابراين با انتخاب فيلتر مناسب مي توان محل قطبهاي سيستم حلقه بسته را کنترل نمود. تحليل در حوزه فرکانس s تنها در صورتي معتبر است که سيستم در حالت قفل (خطي) باشد و در غير اين صورت سيستم غير خطي است و تکنيکهاي غيرخطي مانند روش phase-plane مورد استفاده قرار مي گيرند. خطاي فاز صفر در حالت دائمي ، تنها در صورتي قابل دسترس است که بهره کاملا دقيق انتخاب و پياده شود و اين بدان معناست که قطبها و ريشه هاي سيستم دقيقا روي هم قرار گيرند. اما با وجود ويژگي ذاتي عدم دقيق بودن سيستمهاي فيزيکي و عدم دسترسي به يک سيستم مرتبه صفر واقعي، انتخاب مناسب عملکرد سيستم را تا حد بسيار زيادي بهبود مي بخشد. در فصل بعد روش طراحي را براي تصحيح اثر ناشي از دقيق نبودن بهره بررسي مي نمائيم. 4 PLL مرتبه صفر تغيير يافته همانطور که در فصل قبل بررسي شد PLL مرتبه صفر در سيستمهاي واقعي غير قابل دسترسي مي باشند و بنابراين داراي ويژگي سيستم مرتبه صفر واقعي نمي باشد. بنابراين طراحي سيستمي که در مقابل تغييرات مقاوم باشد بسيار مطلوب و مفيد است. در اين فصل به بررسي PLL مرتبه صفر تغييريافته50 مي پردازيم. 4،1 هدف طراحي سيستم مرتبه صفر تغيير يافته علت عدم دسترسي به يک سيستم مرتبه صفر واقعي عدم دقت بهره در سيستم است. البته بهره هاي ديگر سيستم مانند ، و به دلايل مختلف متغير هستند ولي طبق رابطه بعد مي دانيم که نهايتا بهره متغير خواهد بود. (4-1) تغييرات بهره به چند دليل ايجاد مي شود: * تغيير ات به دليل ويژگي غير خطي مشخصه آشکارساز فاز ، VCO و FVC (تغييرات ، و ) * تغييرات به دليل ويژگي تغييرپذير بودن با زمان عناصر فيزيکي سيستم * عدم تطابق نتايج نظري و سيستمهاي عملي 4،2 PLL مرتبه صفر تغيير يافته هدف از طراحي چنين سيستمي کاهش اثرهاي ناشي از غير خطي بودن مشخصه هاي FVC و VCO است. غير خطي بودن مشخصه VCO به مراتب تاثير بيشتري بر عملکرد مدار و خطاي خروجي دارد. بنابراين استفاده از فيدبک شامل FVC به دليل خطي بودن مشخصه آن مي تواند بازه خطي بودن VCO را افزايش دهد. شکل 4-1 دياگرام PLL مرتبه صفر تغيير يافته را نشان مي دهد که از فيدبک FVC در آن استفاده شده است. به علت وجود يک حلقه فيدبک جديد، پايداري سيستم بايد مجددا مورد بررسي قرار گيرد. بدين منظور براي داشتن آزادي بيشتر براي پايدار نمودن سيستم، بهره را پس از جمع کننده قرار مي دهيم و طبق قضيه Routh-Hurwitz بازه مناسب براي آن را بدست مي آوريم. با توجه به شکل 4-1 تابع تبديل سيستم مطابق رابطه زير خواهد بود (4-2) بنابراين معادله مشخصه سيستم مرتبه صفر مطابق رابطه زير مي باشد (4-3) واضح است که براي حفظ پايداري سيستم، قطبهاي معادله مشخصه بايد سمت چپ محور موهومي قرار گيرند. شکل 4-1 . PLL مرتبه صفر تغيير يافته. تا کنون مشخصه VCO وFVC را خطي فرض کرديم و تنها بهره هاي آنها را در نظر گرفتيم. اما وجود بهره ثابت در حلقه فيدبک باعث بروز خطاي حلقه جبري51 مي شود که براي حل اين خطا بايستي ديناميک VCO و يا FVC را در نظر بگيريم. 5 اندازه گيری پارامترهاي سيستم براي طراحي يک سيستم DPLL اندازه گيری پارامترهاي آي سي مورد استفاده ضرورت دارد و بدين منظور بهره هاي ، و بايد محاسبه شوند. هنگام استفاده از يک سيستم ADPLL نياز به اندازه گيري پارامترهاي سيستم نخواهيم داشت. در حالتيکه از DPLL استفاده مي شود پارامترهاي مدار در برگه اطلاعات آي سي وجود دارند. بطور مثال بهره آشکارساز فاز در بيشتر موارد تنها به منبع تغذيه مدار بستگي دارد. در برگه اطلاعات آي سي 4046 و 7046 مشخصه VCO وجود دارد. بنابراين اطلاعات کافي براي محاسبه مقادير اجزاي خارجي سيستم را در اختيار خواهيم داشت. 5،1 اندازه گيري فرکانس مرکزي ، کمترين و بيشترين فرکانس VCO ورودي VCO کاملا به ولتاژ تغذيه مدار بستگي دارد و معمولا از دو طرف محدود شده است اين محدوديت در آي سي هاي CMOS بسيار کم و غالبا قابل چشم پوشي است. با توجه به عملکرد متفاوت دو آشکازساز فازXOR و PFD که در فصل آينده درباره آن بحث خواهد شد نحوه اندازه گيري فرکانس مرکزي ، متفاوت مي باشد. در صورت استفاده از آشکارساز فاز XOR با صفر کردن ورودي VCO، خروجي آن در فرکانس مرکزي نوسان خواهد نمود. در صورت استفاده از آشکارساز فاز PFD با اعمال حد پائين ولتاژ به ورودي VCO، خروجي آن در فرکانس مينيمم و با اعمال حد بالاي ولتاژ به ورودي VCO، خروجي در فرکانس ماکزيمم نوسان خواهد کرد. حد وسط ميان اين دو فرکانس، فرکانس مرکزي VCO خواهد بود. 5،2 اندازه گيري بهره VCO با تغيير ولتاژ ورودي VCO و ثبت اندازه فرکانس خروجي آن مي توانيم مشخصه VCO را بدست آوريم. سپس با استفاده از رابطه زير مقدار بهره VCO را بدست آوريم. (5-1) براي محاسبه دقيق تر بهره VCO مي توانيم از دستور polyfit MATLAB استفاده نمائيم. در اين صورت درجه آن يک بايد باشد که نمايانگر يک خط است. 5،3 اندازه گيري بهره آشکارساز فاز با توجه به بخش 2،4 بهره هاي آشکارسازهاي مختلف بدست مي آيند. 5،4 اندازه گيري فرکانس طبيعي و ضريب ميرايي براي اندازه گيري فرکانس طبيعي و ضريب ميرايي سيستم اغتشاشي به سيستم اعمال مي نمائيم. اين اغتشاش توسط مدولاسيون فرکانس مرجع با يک سيگنال مربعي بدست مي آيد. به عبارت ديگر فرکانس مرجع بين دو مقدار تغيير مي کند. فرکانس تغيير فرکانس مرجع بايد از فرکانس مرکزي بسيار کوچکتر باشد. پس از اعمال چنين سيگنالي، ورودي VCO را توسط يک اسيلوسکوپ ديجيتال ثبت مي کنيم. فرکانس حالت گذرا همان فرکانس طبيعي سيستم خواهد بود. 6 طراحي سيستم DPLL مرتبه صفر و نتایج تجربی بدست آمده پس از بررسي اجزا مختلف PLL و شيوه طراحي، به طراحي يک سيستم DPLL مرتبه صفر مي پردازيم. ويژگيهاي يک سيستم DPLL عبارتند از فرکانس مرکزي، پهناي باند قفل، فرکانس طبيعي و ضريب ميرايي که در ابتدا بايد تعيين شوند. حال مشخصات مورد نظر را به صورت زير تعريف مي کنيم. * فرکانس مرکزي 120 kHz * پهناي باند قفل 40 kHz * ضريب ميرايي 7/0 نکته قابل توجه براي انتخاب آي سي مناسب اين است که خروجي فيلتر از داخل مستقيما به ورودي VCO متصل نباشد و بتوان سيگنال ديگري را با سيگنال خروجي فيلتر پائين گذر جمع نمود و سپس به VCO وارد کرد. آي سي مورد نظر HEF4046BP مي باشد. اين آي سي داراي اجزا زير است: 6،1 اجزا آي سي HEF4046BP * VCO اين بخش نياز به يک خازن خارجي و يک يا دو مقاومت خارجي و دارد. مقاومت و خازن تعيين کننده بازه فرکانسي VCO هستند. طبق برگه اطلاعات اين آي سي، ماکزيمم فرکانس VCO، 1 MHz است. مقاومت، افست فرکانس VCO را تعيين مي کند. يک ويژگي اين آي سي امپدانس ورودي بينهايت آن است که قرار دادن فيلتر پايين گذر را بسيار آسان مي کند. همچنين وجود يک source-follower در پايه 10 باعث بار نشدن فيلتر مي شود. اگر از اين پايه استفاده شود بايد يک مقاومت بار بين آن و زمين قرار گيرد و در غير اين صورت بايد مدار باز باشد. خروجي VCO (پايه 4) مي تواند به روش مستقيم يا از طريق يک تقسيم کننده فرکانس به آشکارساز (پايه 3) وارد شود. همچنين مقدار لاجيک 0 در پايه 5، source-follower و VCO را فعال مي کند و لاجيک 1 باعث غير فعال شدن آنها مي شود52. در اين حالت مقدار توان مصرفي بسيار پايين مي آيد. * آشکارساز فاز اگر تغييرات ورودي آشکارساز فاز (پايه 14) طبق استاندارد HEF4000B نباشد بايد توسط يک تقويت کننده و تزويج خازني تزويج انجام گيرد. در اين آي سي دو آشکارساز فاز وجود دارد: * XOR53 : آشکارساز 1 يک گيت XOR است و براي داشتن بيشترين بازه قفل فاز، بايد سيگنال ورودي PLL و سيگنال ورودي آشکارساز، duty-cycle 50% داشته باشند. اگر سيگنال ورودي در پايه 14 وجود نداشته باشد، ميانگين ولتاژ خروجي آشکارساز است. ميانگين ولتاژ در ورودي VCO توسط فيلتر تامين مي شود که باعث نوسان کردن VCO در فرکانس مي شود. در اين حالت همواره خواهيم داشت: در صورت استفاده از اين آشکارساز پهناي باند قفل PLL بستگي به نوع فيلتر پائين گذر خواهد داشت. ويزگي استفاده از اين آشکارساز مقاومت بالاي آن در برابر نويز است. معايب استفاده از آن نيز قفل کردن روي هارمونيکهاي فرکانس مرکزي و اختلاف فاز متغير بين سيگنال ورودي و خروجي است (شکل 6-1). برای مثال در صورتي که ولتاژ ورودي VCO باشد سيگنال خروجي و ورودي PLL °90 اختلاف فاز خواهند داشت. شکل 6-1. اختلاف فاز سيگنال ورودي و خروجي DPLL . * شبکه حافظه اي ديجيتال54: اين آشکارساز متشکل از چهار فليپ فلاپ، سيگنال کنترل و خروجي امپدانس بالاي سه حالته55 است. اين نوع آشکارساز فقط در لبه بالا رونده سيگنال ورودي عمل مي کند. بنابراين duty-cycle سيگنال از اهميت چنداني برخوردار نخواهد بود. هنگاميکه فرکانس سيگنال ورودي از فرکانس ورودي آشکارساز بيشتر باشد خروجي آن بالا خواهد بود و اگر کمتر باشد خروجي پايين خواهد بود. در صورت هم فرکانس بودن سيگنال مرجع و سيگنال خروجي، خروجي مدار باز است که باعث ثابت ماندن ولتاژ خازن مي شود. سيگنال PCPOUT هنگام قفل شدن بالا خواهد رفت. نکته قابل توجه اين است که با استفاده از اين آشکارساز بازه دستگيري و قفل يکي خواهند بود. در صورت عدم وجود سيگنال در ورودي، خروجي در کمترين فرکانس (100 kHz) نوسان مي کند. با توجه با آنچه تا کنون گفته شد، بهره اين آشکارساز مطابق رابطه زير می باشد. (6-1) 6،2 طراحي * آشکارساز فاز: در انتخاب آشکارساز فاز با توجه به آنچه تا کنون درباره آن بحث شد مي دانيم که آشکارساز 2 يا PFD مناسب تر است. پس خواهيم داشت: (6-2) حال مطابق با شکل ض-1 از برگه اطلاعات و با دانستن100 kHz ، را 100pF و را 100 kΩ بدست مي آوريم. سپس با انجام محاسبات زير و استناد از شکل ض-2، را بدست مي آوريم : (6-3) با توجه به جدول مشخصات Source follower براي داشتن ويژگي خطي بودن 3/0%، RSF =56 KΩ انتخاب مي کنيم. مدار در شکل 6-3 نشان داده شده است. حال براي انتخاب فيلتر بايد مشخصات پاسخ خروجي سيستم را ابتدا تعريف نماييم . خروجي مدار را ورودي VCO و بيشترين بالا زدگي خروجي را 5% فرض مي کنيم. بدين منظور بايد معادله مشخصه سيستم را بدست آوريم. در مدار PLL کلاسيک و نيز PLL مرتبه صفر به دليل وجود تنها يک حلقه فيدبک و استفاده از قانون ميسون56 ميدانيم که تنها يک معادله مشخصه وجود خواهد داشت. پس با در نظر گرفتن ضريب ميرايي 7/0 خواهيم داشت: (6-4) (6-5) FVC براي طراحي FVC مي توان از آي سي هاي مختلف استفاده نمود. آي سي HEF4046BP يک PLL است که در بالا درباره آن بحث شد. ورودي VCO ولتاژي کاملا DC است که طبق مشخصه خطي و نا متغير با زمان آن، فرکانسي در خروجي آن توليد خواهد نمود. همچنين از قبل مي دانيم که در بازه قفل، سيگنال ورودي در پايه 14 هم فاز با خروجي VCO (پايه 4) مي باشد. پس مي توان اين طور برداشت کرد که براي دنبال کردن سيگنال ورودي بايد ولتاژي (که ثابت است) در ورودي VCO ايجاد شود که سيگنالي هم فاز با سيگنال ورودي در خروجي VCO بوجود آيد. با توجه به توضيح بالا مي توان نتيجه گرفت که اين PLL مي تواند يک FVC بسيار خوب باشد. 6،3 استخراج مشخصات آي سي HEF4046BP براي طراحي مدار PLL مرتبه صفر بايستي ابتدا مشخصات اين آي سي را پيدا کنيم. مشخصه VCO: ابتدا ولتاژ متغير در ورودي آن ايجاد مي نماييم. اين پروسه بايد به صورت کاملا استاتيک صورت گيرد تا بتوان ضريب VCO را پيدا نمود. حال بايد فرکانس سيگنال خروجي را ثبت کنيم که به صورت دقيق توسط يک شمارنده57 انجام مي شود. سپس با استفاده از برنامه زير که به زبان MATLAB نوشته شده است بهترين خط را به آن نسبت مي دهيم که اين عمل توسط فرمان polyfit با درجه يک انجام مي شود. v=[1.336,1.443,1.464,1.490,1.546,1.583,1.643,1.708,1.783,1.863,1.966,2.06,2.13, 2.16,2.24,2.30,2.37,2.44,2.58,2.66,2.74,2.85,2.90,3.05,3.15,3.22,3.32,3.41,3.47,3.6, 3.72,3.83,3.93,3.99,4.04,4.11,4.25,4.3,4.37,4.41,4.46,4.54]; f=1000*[90.40,91.11,91.30,91.56,92.18,92.63,93.41,94.25,95.36,96.57,98.15,99.54, 100.6,101.06,102.37,103.41,104.57,105.77,107.93,109.31,110.68,112.49,113.26, 115.7,117.45,118.56,120.26,121.7,122.64,124.9,126.77,128.7,130.53,131.53,132.37, 133.67,136.01,136.96,138.27,138.834,139.19,139.78]; plot(v,f); polyfit(v,f,1) (الف) (ب) شکل 6-2. (الف) منحنی مشخصه VCO (فرکانس-ولتاژ) . (ب) منحنی مشخصه FVC (ولتاژ-فرکانس). مشخصه FVC: براي بدست آوردن ضريب FVC نيز مانند روش قبل عمل مي کنيم با اين تفاوت که فرکانس ورودي را با شمارنده اندازه گيري مي کنيم و ولتاژ ورودي VCO را ثبت مي نماييم سپس با تغيير دادن فرکانس ورودي اين روند را تکرار مي کنيم. با انجام اعمال فوق در طول بازه قفل به منحني مشخصه FVC دست ميابيم. برنامه مورد نظر در زير آورده شده است. v=[1.53,1.59,1.66,1.71,1.79,1.83,1.89,1.97,2.02,2.13,2.21,2.33,2.45,2.64,2.70,2.80, 2.94,3.14,3.23,3.32,3.47,3.54,3.67,3.76,3.83,3.86,3.95,4.04,4.12,4.16,4.25,4.33,4.46, 4.62]; f=1000*[91.75,91.93,92.26,92.65,93.35,93.78,94.5,95.46,96.15,97.57,98.89,100.65, 102.37,105.19,106.11,107.6,109.7,112.73,114.18,115.58,117.83,119.01,120.89, 122.15,123.33,123.8,125.18,126.65,127.78,128.45,129.74,131.1,131.86,133.16]; plot(f,v); polyfit(f,v,1) حال با توجه به خروجيهاي برنامه هاي فوق اطلاعات زير را خواهيم داشت : (6-6) که طبق فرمول (3-2) بهره تصحيح را بدست مي آوريم: (6-7) اين بهره توسط يک مدار تقويت کننده آپ امپ ساخته شده است و در شکل 6-3 نشان داده شده است. شکل 6-3. نمایش شماتیک مدار PLL مرتبه صفر (Zeroth-Order PLL). 6،4 نتایج تجربی مطابق روابط معرفی شده در فصل 3 تابع تبدیل دو سیستم DPLL کلاسیک و DPLL مرتبه صفر را بدست می آوریم. (6-8) (6-9) که پارامترهای موجود در این روابط در جدول 6-1 تعریف شده اند: بهره آشکارساز PFD بهره VCO فیلتر پائین گذر بهره FVC بهره گین تصحیح جدول 6-1 . پارامترهای سیستم. حال با توجه به جدول 6-1 و روابط (6-8) و (6-9) رابطه (6-10) را بدست می آوریم. رابطه بدست آمده برای PLL مرتبه صفر از لحاظ تئوری یک است. همانطور که قبلا گفته شد به دلیل وجود یک حلقه فیدبک در هر دو سیستم تابع مشخصه در هر دو یکسان است. (6-10) نمایش قطب و صفر این سیستم در شکل 6-4 آمده است. تفاوت سیستم مرتبه صفر با سیستم کلاسیک تنها در این است که صفر هایی دقیقا روی قطبهای سیستم کلاسیک قرار گرفته اند. شکل 6-4. نمایش قطبها برای دو سیستم مرتبه صفر و کلاسیک با توجه به تابع مشخصه دو سیستم فرکانس طبیعی و ضریب میرایی را بدست می آوریم: که مقادیر مطلوبی هستند. حال به بررسی شکل موجهای بدست آمده از مدار به کمک اسیلوسکوپ دیجیتال Escort ، می پردازیم. شکلها توسط اسیلوسکوپ Escort ضبط شده اند و سپس بوسیله MATLAB رسم و تحلیل شده اند. شکلهای زیر بر اساس فرکانسهای مختلف موج carrier هستند.. شکل ‏06-5-1 . شکل موجهای ورودی و خروجی سیستم PLL کلاسیک برای دو ورودی پله و شیب. شکل ‏06-5-2 . شکل موجهای ورودی و خروجی سیستم PLL کلاسیک برای دو ورودی پله و شیب. شکل ‏06-5-3 . شکل موجهای ورودی و خروجی سیستم PLL کلاسیک برای دو ورودی پله و شیب. شکل ‏06-5-4 . شکل موجهای ورودی و خروجی سیستم PLL کلاسیک برای دو ورودی پله و شیب. شکل ‏06-5-5 . شکل موجهای ورودی و خروجی سیستم PLL کلاسیک برای دو ورودی پله و شیب. شکل ‏06-5-6 . شکل موجهای ورودی و خروجی سیستم PLL کلاسیک برای دو ورودی پله و شیب. شکل ‏06-5-7 . شکل موجهای ورودی و خروجی سیستم PLL کلاسیک برای دو ورودی پله و شیب. شکل ‏06-5-8 . شکل موجهای ورودی و خروجی سیستم PLL کلاسیک برای دو ورودی پله و شیب. شکل ‏06-5-9 . شکل موجهای ورودی و خروجی سیستم PLL کلاسیک برای دو ورودی پله و شیب. شکل ‏06-6-1 . شکل موجهای ورودی و خروجی سیستم PLL مرتبه صفر برای دو ورودی پله و شیب. شکل ‏06-6-2 . شکل موجهای ورودی و خروجی سیستم PLL مرتبه صفر برای دو ورودی پله و شیب. شکل ‏06-6-3 . شکل موجهای ورودی و خروجی سیستم PLL مرتبه صفر برای دو ورودی پله و شیب. شکل ‏06-6-4 . شکل موجهای ورودی و خروجی سیستم PLL مرتبه صفر برای دو ورودی پله و شیب. شکل ‏06-6-5 . شکل موجهای ورودی و خروجی سیستم PLL مرتبه صفر برای دو ورودی پله و شیب. شکل ‏06-6-6 . شکل موجهای ورودی و خروجی سیستم PLL مرتبه صفر برای دو ورودی پله و شیب. شکل ‏06-6-7 . شکل موجهای ورودی و خروجی سیستم PLL مرتبه صفر برای دو ورودی پله و شیب. شکل 6-6-8 . شکل موجهای ورودی و خروجی سیستم PLL مرتبه صفر برای دو ورودی پله و شیب. شکل 6-6-9 . شکل موجهای ورودی و خروجی سیستم PLL مرتبه صفر برای دو ورودی پله و شیب. شکل 6-7 . مقایسه شکل موجهای ورودی و خروجی برای ورودی شیب. (بالا) سیستم PLL مرتبه صفر. (پائین) سیستم PLL مرتبه صفر تغییر یافته. شکل 6-8 . ورودی و خروجی سیستم PLL مرتبه صفر تغییر یافته در دو فرکانس carrier مختلف. شکلهای 6-5 مربوط به سیستم PLL کلاسیک و شکلهای 6-6 مربوط به سیستم PLL مرتبه صفر هستند. همانطور که در شکلها روشن است تفاوت عملکرد دو سیستم بسیار چشمگیر می باشد. شکل موجهای مربوط به شکلهای 6-6 عمل دنبال کردن را بسیار بهتر نشان می دهند. خطای حالت ماندگار بسیار کاهش یافته است و این همان هدفی است که به صورت تئوری انتظار آن را از پیش داشتیم. شکلهای 6-7 ورودی و خروجی سیستم PLL مرتبه صفر تغییر یافته را نشان می دهند که نکته قابل فهم از آن کاهش خطای حالت ماندگار و بالازدگی پاسخ است. شکلهای 6-8 ورودی و خروجی سیستم PLL مرتبه صفر تغییر یافته را در دو فرکانس carrier مختلف نشان می دهند. جدول 6-2 نتایج آزمایشهای انجام شده را به طور خلاصه نشان می دهد. فرکانس ورودی پله فرکانس PLL Z.O.PLL M.Z.O.PLL 50 Hz 5.625 mv 5.625 mv 5.625 mv فرکانس ورودی شیب فرکانس PLL Z.O.PLL M.Z.O.PLL 50 Hz 14.502 mv 6.999 mv 3.995 mv جدول 6-2 . خطای حالت ماندگار سیستم برای ورودی پله در فرکانس . برگه اطلاعات آي سي HEF4046B مراجع [1] N.A. Losic, "A Zeroth-Order Phase-Locked Loop Control Algorithm", IEEE Transaction on Industry Applications, Vol. 34, No.4, July/August 1998. [2] R.E. Best, "Phase Locked-Loops, Design, Simulation and Applications, 3rd ed., New York, McGraw Hill, 1997. [3] M. Haeri, "A Modification to Zeroth Order Phase Locked Loop", The fourth Asian Control Conference, TM5-1, Singapore, September 25-27, 2002. 1 Zeroth-Order Phase-Locked Loop 2 Modified Zeroth-Order Phase-Locked Loop 3 Attenuation and Distortion 4 Oscillator 5 Reference Signal 6 Synchronization 7 Locked state 8 Phase-Locked Loop 9 Current-Controlled Oscillator 10 four-quadrant multiplier 11 Linear PLL 12 Digital PLL 13 all-digital PLL 14 software PLL 15 Passive lag filter 16 Damping factor 17 PI Active filter 18 Phase Shift 19 Phase transfer function 20 high-gain loop 21 low-gain loop 22 Critically damped 23 Overshoot 24 Bode plot 25 Phase tracking 26 Noise suppression 27 Phase-Frequency detector 28 Edge-triggered JK flipflop 29 Clear direct 30 Tristable device "triflop" 31 Ternary signal 32 Binary signal 33 high-impedance state 34 Float 35 High impedance 36 Hold range 37 Lock range 38 Lock-in time 39 Pull-in time 40 Pull-in range 41 Iterative process 42 روشن است که اين ضريب بايد بزرگتر از يک باشد. 43 Digital frequency synthesizer 44 اين حالت در سيستم دنبال کننده ورودي کاربرد ندارد لذا براي اطلاعات بيشتر استفاده از مرجع [1] توصيه مي گردد. 45 Pull-out range 46 Lock-in time 47 Frequency-to-voltage converter 48 Correction gain 49 Robust Control 50 Modified Zeroth-Order PLL 51 Algebraic Loop 52 Stand-by mode 53 Exclusive-Or 54 Edge-controlled digital memory network 55 Tri-state High Impedance 56 Maison rule 57 Counter 102 I