با ورودِ دنیای وسیع دیجیتال و به صورت خاص هاردورهای دیجیتال به فناوری‌ها و صنایع گوناگون به عنوان بستر پردازشی لازم برای آنها، طراحی و پیاده‌سازی مدارات دیجیتالِ خاص منظوره چه به صورت ASIC چه بر بستر FPGA با رعایت تایمینگ‌ها و با پرفورمنس بیشتر و area و منابع مصرفی بهینه‌تر، خود فیلد گسترده‌ای شده که مسیر پرچالشی را به همراه دارد.
این دوره، با طی کردن صفر تا صدِ این مسیرِ پر پیچ و خم در دنیای گسترده و پیشرفته RTL Design، Verification و implementation مدارات دیجیتال بر روی سخت‌افزار (FPGA - Zynq SoC)، در تلاش است تا بر پایهٔ دانش ابتدایی آموخته شده در محیط‌های آکادمیک، مبانی پیشرفتهٔ موضوعات مذکور را ارائه کند. برخی از تاپیک‌ها، از جمله مبانی Verification بر پایهٔ UVM، برای اولین بار در ایران ارائه می‌شوند و سعی داریم تا اهمیت ویژه Verification کامل و حرفه‌ای را در این flow طراحی هاردور روشن کنیم.
این دوره مناسب افرادی‌ست که با علاقه و اشتیاق وافر به حوزهٔ دیجیتال، قصد دارند دانش خود را به سطوح بالاتری نسبت به دانشگاه وارد کنند.
آشنایی با مدارات منطقی و زبان verilog
| ساعت | تاریخ | جلسه |
|---|---|---|
| 18 - 21 | چهارشنبه - 15 مرداد | اول |
| 18 - 21 | یکشنبه - 19 مرداد | دوم |
| 18 - 21 | چهارشنبه - 22 مرداد | سوم |
| 18 - 21 | یکشنبه - 26 مرداد | چهارم |
| 18 - 21 | چهارشنبه - 29 مرداد | پنجم |
| 18 - 21 | یکشنبه - 16 شهریور | ششم |
| 18 - 21 | چهارشنبه - 19 شهریور | هفتم |
| 18 - 21 | یکشنبه - 23 شهریور | هشتم |
| 18 - 21 | چهارشنبه - 26 شهریور | نهم |
لازم به ذکر است که زمان هیچ دو دوره با یکدیگر تداخل ندارد
follow us:
